3D堆疊CMOS，晶體管的未來(lái)！

在過(guò)去的 50 年中，影響最深遠(yuǎn)的技術(shù)成就可能是晶體管一如既往地穩(wěn)步向更小邁進(jìn)，使它們更緊密地結(jié)合在一起，并降低了它們的功耗。然而，自從 20 多年前筆者在英特爾開(kāi)始職業(yè)生涯以來(lái)，我們就一直在聽(tīng)到警報(bào)——晶體管下降到無(wú)窮小的狀態(tài)即將結(jié)束。然而，年復(fù)一年，出色的新創(chuàng)新繼續(xù)推動(dòng)半導(dǎo)體行業(yè)進(jìn)一步發(fā)展。

在此過(guò)程中，我們的工程師不得不改變晶體管的架構(gòu)，以便我們能在提高芯片性能的同時(shí)繼續(xù)縮小面積和功耗。這也是推動(dòng)我們將在20 世紀(jì)下半葉流行的“平面”晶體管設(shè)計(jì)在 2010 年代上半替換為3D 鰭形器件的原因?，F(xiàn)在，F(xiàn)inFET也有一個(gè)結(jié)束日期，一個(gè)新的全方位 (GAA) 結(jié)構(gòu)很快就會(huì)投入生產(chǎn)。

但我們必須看得更遠(yuǎn)，因?yàn)榧词故沁@種新的晶體管架構(gòu)（英特爾稱(chēng)之為 RibbonFET），我們縮小尺寸的能力也有其局限性。

那么，我們將在何時(shí)轉(zhuǎn)向未來(lái)的縮放方式？我們將繼續(xù)關(guān)注第三維度。我們已經(jīng)創(chuàng)建了相互堆疊的實(shí)驗(yàn)設(shè)備，其提供的邏輯縮小了 30% 到 50%。至關(guān)重要的是，頂部和底部器件是兩種互補(bǔ)類(lèi)型，NMOS 和 PMOS，它們是過(guò)去幾十年所有邏輯電路的基礎(chǔ)。我們相信這種 3D 堆疊的互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS) 或 CFET（互補(bǔ)場(chǎng)效應(yīng)晶體管）將是將摩爾定律延伸到下一個(gè)十年的關(guān)鍵。

晶體管的演變

持續(xù)創(chuàng)新是摩爾定律的重要基礎(chǔ)，但每次改進(jìn)都需要權(quán)衡取舍。要了解這些權(quán)衡以及它們?nèi)绾尾豢杀苊獾貙⑽覀円?3D 堆疊 CMOS，您需要一些有關(guān)晶體管運(yùn)作的背景知識(shí)。

每個(gè)金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管或 MOSFET 都具有相同的一組基本部件：柵極疊層(gate stack)、溝道區(qū)(channel region)、源極(source)和漏極(drain)。源極和漏極經(jīng)過(guò)化學(xué)摻雜，使它們要么富含移動(dòng)電子(n型)，要么缺乏它們(p型)。溝道區(qū)具有與源極和漏極相反的摻雜。

在 2011 年之前用于先進(jìn)微處理器的平面版本晶體管中，MOSFET 的柵極堆疊位于溝道區(qū)正上方，旨在將電場(chǎng)投射到溝道區(qū)。向柵極（相對(duì)于源極）施加足夠大的電壓會(huì)在溝道區(qū)域中形成一層移動(dòng)電荷載流子，從而允許電流在源極和漏極之間流動(dòng)。

當(dāng)我們縮小經(jīng)典的平面晶體管時(shí)，一個(gè)被設(shè)備物理學(xué)家稱(chēng)之為“短溝道效應(yīng)”的東西引起了大家的廣泛關(guān)注。從基本上說(shuō)，這是因?yàn)樵礃O和漏極之間的距離變得如此之小，以至于電流會(huì)在不應(yīng)該的情況下通過(guò)溝道泄漏，這主要?dú)w因于柵電極難以耗盡電荷載流子的溝道。為了解決這個(gè)問(wèn)題，業(yè)界轉(zhuǎn)向了一種完全不同的晶體管架構(gòu)—— FinFET。它將柵極包裹在三個(gè)側(cè)面的溝道周?chē)蕴峁└玫撵o電控制。

英特爾于 2011 年推出的22 納米節(jié)點(diǎn)上引進(jìn)了其 FinFET，并將其用于第三代酷睿處理器的生產(chǎn)，從那時(shí)起，該晶體管架構(gòu)一直是摩爾定律的主力。使用 FinFET，我們還可以在更低的電壓下運(yùn)行，并且仍然具有更少的泄漏，在與上一代平面架構(gòu)相同的性能水平下將功耗降低了約 50%。FinFET 的切換速度也更快，性能提升了 37%。而且由于“Fin”的兩個(gè)垂直側(cè)都發(fā)生了傳導(dǎo)，因此與僅沿一個(gè)表面?zhèn)鲗?dǎo)的平面器件相比，該器件可以通過(guò)給定的硅區(qū)域驅(qū)動(dòng)更多的電流。

然而，我們?cè)谵D(zhuǎn)向 FinFET 時(shí)確實(shí)失去了一些東西。在平面器件中，晶體管的寬度由光刻定義，因此它是一個(gè)高度靈活的參數(shù)。但在 FinFET 中，晶體管寬度以離散增量（discrete increments）的形式出現(xiàn)——一次添加一個(gè)鰭——這一特性通常被稱(chēng)為鰭量化（fin quantization）。盡管 FinFET 可能很靈活，但鰭量化仍然是一個(gè)重要的設(shè)計(jì)約束。圍繞它的設(shè)計(jì)規(guī)則以及增加更多鰭片以提高性能的愿望增加了邏輯單元的整體面積，并使將單個(gè)晶體管變成完整邏輯電路的互連堆棧復(fù)雜化。它還增加了晶體管的電容，從而降低了它的一些開(kāi)關(guān)速度。因此，雖然 FinFET 作為行業(yè)主力為我們提供了很好的服務(wù)，但仍需要一種新的、更精細(xì)的方法。

在 RibbonFET 中，柵極環(huán)繞晶體管溝道區(qū)域以增強(qiáng)對(duì)電荷載流子的控制。新結(jié)構(gòu)還可以實(shí)現(xiàn)更好的性能和更精細(xì)的優(yōu)化。

上述需求就推動(dòng)了FinFET面世11年后，新晶體管架構(gòu)RibbonFET的產(chǎn)生。在其中，柵極完全圍繞溝道，對(duì)溝道內(nèi)的電荷載流子提供更嚴(yán)格的控制，這些溝道現(xiàn)在由納米級(jí)硅帶形成。使用這些納米帶（也稱(chēng)為納米片），我們可以再次使用光刻技術(shù)根據(jù)需要改變晶體管的寬度。

去除量化約束后，我們可以為應(yīng)用生成適當(dāng)大小的寬度。這讓我們能夠平衡功率、性能和成本。更重要的是，通過(guò)堆疊和并行操作的Ribbon，該設(shè)備可以驅(qū)動(dòng)更多電流，在不增加設(shè)備面積的情況下提高性能。

英特爾認(rèn)為 RibbonFET 是在合理功率下實(shí)現(xiàn)更高性能的最佳選擇，他們將在 2024 年推出的Intel 20A制造工藝上引入這個(gè)晶體管架構(gòu)，伴隨而來(lái)的還有如英特爾的背面供電技術(shù) PowerVia等創(chuàng)新。

堆疊式 CMOS

平面、FinFET 和 RibbonFET 晶體管的一個(gè)共同點(diǎn)是它們都使用 CMOS 技術(shù)，如上所述，該技術(shù)由n型 (NMOS) 和p型 (PMOS) 晶體管組成。CMOS 邏輯在 1980 年代成為主流，因?yàn)樗牡碾娏髅黠@少于替代技術(shù)，特別是僅 NMOS 電路。更少的電流也導(dǎo)致更高的工作頻率和更高的晶體管密度。

迄今為止，所有 CMOS 技術(shù)都將標(biāo)準(zhǔn) NMOS 和 PMOS 晶體管對(duì)并排放置。但在 2019 年 IEEE 國(guó)際電子器件會(huì)議 (IEDM)的主題演講中，英特爾介紹了將 NMOS 晶體管置于 PMOS 晶體管之上的 3D 堆疊晶體管的概念。次年，在 IEDM 2020 上，英特爾展示了第一個(gè)使用這種 3D 技術(shù)的邏輯電路的設(shè)計(jì)—— inverter。結(jié)合適當(dāng)?shù)幕ミB，3D 堆疊 CMOS 方法有效地將 inverter占位面積減半，使面積密度增加一倍，進(jìn)一步突破摩爾定律的極限。

3D 堆疊 CMOS 將 PMOS 器件置于 NMOS 器件之上，其占用空間與單個(gè) RibbonFET 相同。NMOS 和 PMOS 柵極使用不同的金屬。

利用 3D 堆疊的潛在優(yōu)勢(shì)意味著解決許多工藝集成挑戰(zhàn)，其中一些挑戰(zhàn)將擴(kuò)展 CMOS 制造的極限。

英特爾使用所謂的自對(duì)準(zhǔn)工藝（self-aligned ）構(gòu)建了 3D 堆疊 CMOS inverter，其中兩個(gè)晶體管都在一個(gè)制造步驟中構(gòu)建。這意味著通過(guò)外延（晶體沉積）構(gòu)建 n型和p型源極和漏極，并為兩個(gè)晶體管添加不同的金屬柵極。通過(guò)結(jié)合源漏和雙金屬柵工藝，英特爾能夠創(chuàng)建不同導(dǎo)電類(lèi)型的硅納米帶（p型和n型）來(lái)組成堆疊的 CMOS 晶體管對(duì)。該設(shè)計(jì)還讓我們可以調(diào)整器件的閾值電壓——晶體管開(kāi)始開(kāi)關(guān)的電壓——分別針對(duì)頂部和底部納米帶。

英特爾是如何做到這一切的？

自對(duì)準(zhǔn) 3D CMOS 制造始于硅晶片。在這個(gè)晶圓上，英特爾沉積了硅和硅鍺的重復(fù)層，這種結(jié)構(gòu)稱(chēng)為超晶格（superlattice）。然后，英特爾使用光刻圖案切割部分超晶格并留下鰭狀結(jié)構(gòu)。超晶格晶體為后來(lái)發(fā)生的事情提供了強(qiáng)大的支撐結(jié)構(gòu)。

接下來(lái)，英特爾將一塊“虛擬”（dummy）多晶硅沉積在器件柵極將進(jìn)入的超晶格部分的頂部，以保護(hù)它們免受該制程的下一步影響。該步驟稱(chēng)為垂直堆疊雙源/漏極工藝（vertically stacked dual source/drain process），在頂部納米帶（未來(lái)的 NMOS 器件）的兩端生長(zhǎng)摻磷硅（ phosphorous-doped silicon），同時(shí)在底部納米帶（未來(lái)的 PMOS 器件）上選擇性地生長(zhǎng)摻硼硅鍺（boron-doped silicon germanium）。在這個(gè)步驟之后，英特爾在源極和漏極周?chē)练e電介質(zhì)，以將它們彼此電隔離，然后將晶圓拋光至完美的平整度。

最后，構(gòu)建柵極。

首先，我們移除我們之前放置的那個(gè)虛擬門(mén)，露出硅納米帶。接下來(lái)我們只蝕刻掉硅鍺，釋放出一疊平行的硅納米帶，這將是晶體管的溝道區(qū)。然后，我們?cè)诩{米帶的所有側(cè)面涂上一層薄薄的絕緣體，該絕緣體具有高介電常數(shù)。納米帶溝道是如此之小，并且以這樣一種方式定位，以至于我們無(wú)法像使用平面晶體管那樣有效地化學(xué)摻雜它們。相反，我們使用稱(chēng)為功函數(shù)（work function）的金屬柵極（l gates）特性來(lái)賦予相同的效果。我們用一種金屬?lài)@底部納米帶以形成 p摻雜通道，用另一種金屬?lài)@頂部納米帶形成n-摻雜通道。這樣，柵疊層就完成了，兩個(gè)晶體管也完成了。

這個(gè)過(guò)程可能看起來(lái)很復(fù)雜，但它比替代技術(shù)更好——一種稱(chēng)為順序 3D 堆疊（sequential 3D stacking ）CMOS 的技術(shù)。采用這種方法，NMOS 器件和 PMOS 器件構(gòu)建在不同的晶圓上，將兩者粘合，然后將 PMOS 層轉(zhuǎn)移到 NMOS 晶圓上。相比之下，自對(duì)準(zhǔn) 3D 工藝需要更少的制造步驟并更嚴(yán)格地控制制造成本，這是英特爾在研究中展示并在 IEDM 2019 上報(bào)告的技術(shù)。

重要的是，自對(duì)準(zhǔn)方法還避免了鍵合兩個(gè)硅片時(shí)可能發(fā)生的未對(duì)準(zhǔn)問(wèn)題。盡管如此，正在探索順序 3D 堆疊以促進(jìn)硅與非硅溝道材料（例如鍺和 III-V 半導(dǎo)體材料）的集成。當(dāng)英特爾希望能將光電子和其他功能緊密集成在單個(gè)芯片上時(shí)，這些方法和材料可能會(huì)變得相關(guān)。

新的自對(duì)準(zhǔn) CMOS 工藝及其創(chuàng)建的 3D 堆疊 CMOS 運(yùn)行良好，似乎有很大的進(jìn)一步小型化空間。在這個(gè)早期階段，這是非常令人鼓舞的。具有 75 nm 柵極長(zhǎng)度的器件展示了具有出色器件可擴(kuò)展性和高導(dǎo)通電流的低泄漏。另一個(gè)有希望的跡象：英特爾已經(jīng)制造出兩組堆疊器件之間的最小距離僅為 55 nm的晶圓。雖然其獲得的器件性能結(jié)果本身并沒(méi)有記錄，但它們確實(shí)與構(gòu)建在相同硅片上且具有相同處理的單個(gè)非堆疊控制器件相比較。

在工藝集成和實(shí)驗(yàn)工作的同時(shí)，英特爾正在進(jìn)行許多理論、模擬和設(shè)計(jì)研究，以期深入了解如何最好地使用 3D CMOS。通過(guò)這些，英特爾發(fā)現(xiàn)了晶體管設(shè)計(jì)中的一些關(guān)鍵考慮因素。值得注意的是，我們現(xiàn)在知道我們需要優(yōu)化 NMOS 和 PMOS 之間的垂直間距——因?yàn)槿绻虝?huì)增加寄生電容，但如果太長(zhǎng)會(huì)增加兩個(gè)器件之間互連的電阻。任何一種極端都會(huì)導(dǎo)致更慢的電路消耗更多功率。

許多設(shè)計(jì)研究（例如美國(guó) TEL 研究中心在 IEDM 2021上提出的一項(xiàng)研究）專(zhuān)注于在 3D CMOS 的有限空間內(nèi)提供所有必要的互連，并且這樣做不會(huì)顯著增加它們構(gòu)成的邏輯單元的面積。TEL 研究表明，在尋找最佳互連選項(xiàng)方面存在許多創(chuàng)新機(jī)會(huì)。該研究還強(qiáng)調(diào)，3D 堆疊 CMOS 將需要在設(shè)備上方和下方都有互連。這種方案，稱(chēng)為埋地電源軌，采用為邏輯單元供電但不傳輸數(shù)據(jù)的互連，并將它們移至晶體管下方的硅片上。英特爾的 PowerVIA 技術(shù)正是這樣做的，計(jì)劃于 2024 年推出，因此將在使 3D 堆疊 CMOS 商業(yè)化方面發(fā)揮關(guān)鍵作用。

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