臺積電官方科普：什么是DTCO？

值此臺積公司成立35周年之際，回顧我們一路走來辛苦耕耘的成果，同時也展望未來的前景。臺積公司自從1987年推出3微米技術以來，一直發(fā)展到今年準備量產(chǎn)3納米制程技術，然而我們不會滿足于現(xiàn)狀，市場永遠期待半導體技術能夠以穩(wěn)定且可預期的速度往前演進，第五代通訊和人工智能開拓了許多新的應用領域，信息量和傳遞速度都有爆炸性的成長，對運算能力和功耗效率的提升都有更大的需求。

業(yè)界依循的電晶體尺寸微縮法則過去已帶領我們將每個世代技術的效能、功耗效率、與面積密度不斷向上提升，這條路我們將會繼續(xù)走下去，同時我們也在探索其他嶄新的領域，舉例來說，臺積公司的3DFabric?先進封裝及芯片堆疊技術可以從系統(tǒng)層面來改善效能，我們的研發(fā)團隊在新穎的材料方面也有突破性的進展。

另外一項同樣重要的解決方案則是所謂的設計技術協(xié)同優(yōu)化（Design-Technology Co-Optimization，DTCO），我將帶領大家一窺這項在臺積公司過去幾個世代先進技術之效能提升方面扮演重大角色的神秘方法。

設計技術協(xié)同優(yōu)化誠如其字面所示就是設計與制程技術尋求整合式的優(yōu)化，來改善效能、功耗效率、電晶體密度、以及成本，在支援新的制程技術時通常歷經(jīng)重大的架構創(chuàng)新，而非提供與前一代技術完全相同的結構，僅有做到更小而已。

DTCO的果實絕非唾手可得，制程研發(fā)團隊與設計研發(fā)團隊一開始就必須攜手合作，針對下一世代技術的定義進行設計技術協(xié)同優(yōu)化，兩個團隊必須保持開放的心態(tài)，探索設計創(chuàng)新與制程能力的可能性，許多創(chuàng)新的想法都在這個階段被提出來，其中有些想法可能太積極而無法借由既有技術實現(xiàn)，有些想法初步看起來可能很有潛力，但是結果卻沒那么實用，設計技術協(xié)同優(yōu)化的目的就在于定義真正有意義的調(diào)整，超越單純的幾何微縮，進而達成提升效能、功耗、面積的目標。

完成設計技術協(xié)同優(yōu)化的參數(shù)定義之后，下一步則是尋出“制程窗口”的極限，借由密集來回的互動過程調(diào)整，定義制程的范圍邊界以達成最佳的效能、功耗、面積，并仍可以高良率大量生產(chǎn)。

為了確保設計技術協(xié)同優(yōu)化創(chuàng)新帶來的效能、功耗、面積優(yōu)勢能夠應用在客戶的產(chǎn)品上，臺積公司與開放創(chuàng)新平臺聯(lián)盟之電子設計自動化伙伴攜手合作，使用的工具能夠精準符合新的制程設計法則，充分利用新的技術優(yōu)化來進行設計最佳化并達成效能、功耗、面積的目標。

舉例來說，7納米就是設計技術協(xié)同優(yōu)化成功的明證之一。臺積公司在16納米率先采用鰭式場效（FinFET）電晶體結構時，我們應用三鰭結構于單一標準元件，提供優(yōu)于平面式電晶體的驅動強度?；邛捠椒蛛x的特性，第一代FinFET技術使用通用型鰭式柵格（global fin grid）將鰭的置放彈性最大化，此類型柵格預先設定好鰭的置放位置，是一種應用在整個芯片上支援邏輯及混合訊號設計的通用鰭式柵格系統(tǒng)。

邁入到7納米的時候，我們發(fā)現(xiàn)通用型鰭式柵格也許不是優(yōu)化效能、功耗、面積的最佳選擇，因此在進行設計技術協(xié)同優(yōu)化探索時推出特殊型鰭式柵格（local fin grid）的概念，創(chuàng)造了優(yōu)化標準元件鰭片置放的靈活性，并將寄生電容和電阻降到最低。如此一來，相較于前一世代制程，我們能夠使用更少的鰭數(shù)量來達到所需的效能，同時提升密度。相較于10納米制程，DTCO讓我們的7納米制程邏輯密度增加超過1.6倍，速度增快約20%，功耗降低約40%，首次在開放平臺上提供半導體產(chǎn)業(yè)最先進的邏輯制程。N7制程已進入量產(chǎn)的第四年，需求依舊強勁，一波又一波的客戶采用這項制程支援從中央處理器到消費性電子的各種嶄新應用產(chǎn)品。

在7納米制程上減少鰭數(shù)量是我們在最近幾世代制程之中實現(xiàn)設計技術協(xié)同優(yōu)化的諸多創(chuàng)新范例之一，DTCO涵蓋所有臺積公司提升技術價值的創(chuàng)新，其中包括邏輯、靜態(tài)隨機存取記憶體、類比、以及輸入輸出等。秉持同樣的精神，我們持續(xù)與客戶進行DTCO的合作，進一步強化我們的技術并且協(xié)助客戶獲取產(chǎn)品的最大價值，這樣的合作展現(xiàn)了臺積公司與客戶之間互惠共生的關系，推動產(chǎn)業(yè)往前邁進。

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